台積電2nm，問題越來越嚴峻

格隆匯 11-09 14:58

本文來自格隆匯專欄：半導體行業觀察

據之前報道，台積電計劃在島上的台中市建立一個全新的芯片製造廠，導致其議員要求兩座燃氣發電廠來管理該設施的電力消耗。該工廠旨在採用先進的 2 納米 (nm) 半導體工藝生產半導體，並計劃成為台積電的第二家 2 納米制造工廠。第一個工廠將建在台灣的新竹市，該公司已經獲得了環境批准。

台中市議員林祈烽先生日前透露了台中計劃工廠的細節，林祈烽表示，媒體報導中科廠區日用水量約4.9萬噸，據台電預估，台積電南科3納米新廠一年耗電量約70億度，如果台積電中科新擴建廠房是2納米制程，耗電量將比3納米廠更驚人。

台積電中科擴廠後，每日耗用的水電量驚人，要求中火燃氣機組趕快興建。經發局長張峯源説，台積電中科廠區一天大概用掉10萬噸的水，用掉中火燃煤電廠一個半部機組的發電量，耗能驚人，希望台積電未來能多用綠電。

張峯源説，根據瞭解，台積電中科廠區一天大概用掉10萬噸的水，可吃掉中火燃煤電廠一個半部機組的發電量。希望台積電未來能多用綠電，特別是離岸風電的綠電能儘快銜接上來，而台積電現已採購大量綠電能源。

林祈烽指出，若不要用燃煤的發電，所以中火的燃氣機組要趕快蓋，尤其專家學者推估，2025年台積電佔全台用電比率便將由4％成長至8％，等於是成長一倍。

在今年6月，我們報道了台積電的台積電2nm工廠的規劃，其中首個2nm晶圓廠將建在新竹科技園，但在今年早些時候面臨水資源短缺後，該公司可能會重新評估第二個2nm晶圓廠的計劃。

台積電的第一家能夠使用其N2製造技術生產芯片的工廠將位於台灣北部新竹縣寶山附近的工廠。去年，公司建立了新的R1研發設施，將用於N3和N2節點。目前還沒有關於台積電在新竹科技園舉行奠基儀式的報道，但該公司宣佈，該工廠將分四個階段建造。

根據中國台灣媒體的報道顯示，為了確保其即將到來的尖端晶圓廠持續供水，據報道，台積電正在評估台灣南部高雄附近最近建立的橋頭科技工業園區的一個地點。

在發給媒體的一份聲明中，台積電重申其計劃在台灣中部台中附近建造第二個支持 N2 的 GigaFab（一個每月至少有 100,000 個晶圓開工的晶圓廠），但承認它尚未收購設施的土地。該公司還補充説，在做出最終決定之前，它考慮了多種因素。

主要結論是台積電仍計劃建造兩個能夠使用其N2製造技術處理晶圓的GigaFab。

台積電談2nm的實現方式

在 2021 年 6 月的 VLSI 技術和電路研討會上，舉辦了一個關於“面向 2nm-CMOS 和新興存儲器的先進工藝和器件技術”的短期課程。在本文中，我將回顧前兩個介紹前沿邏輯器件的演講。這兩個演示文稿是互補的，並提供了對邏輯技術可能發展的出色概述。

台積電：未來十年的 CMOS 器件技術

平面 MOSFET 的柵極長度 (Gate length：Lg) 縮放限制在大約 25nm，因為單表面柵極（single surface gate）對亞表面泄漏（ sub surface leakage）的控制很差。

添加更多的柵極（例如在 FinFET 中），將使其中的溝道被限制在三個柵極之間，從而能夠將 Lg 縮放到溝道厚度的大約 2.5 倍。FinFET 已經從英特爾最初採用的高度傾斜鰭壁（highly sloped fin walls ）的 22 納米發展到今天更加垂直的壁（vertical walls）和台積電為其 5 納米工藝實施的高遷移率溝道 FinFET。

更高的鰭會增加有效溝道寬度 (effective channel width：Weff)，Weff = 2Fh + Fth，其中 Fh 是鰭（Fin）高度，Fth 是鰭（Fin）厚度。增加 Weff 會增加重載電路（heavily loaded circuits）的驅動電流，但過高的鰭會浪費有源功率（active power）。直而薄的鰭片有利於短溝道效應（short channel effects），但 Fw 受到遷移率降低和閾值電壓可變性（threshold voltage variability）增加的限制。在他們的 5nm 技術中實施高遷移率溝道（作者指出，用於 pFET 鰭片的 SiGe）使 TSMC 的驅動電流提高了約 18%。

隨着器件按比例縮小，寄生電阻和電容又將成為一個新問題。CPP（Contacted Poly Pitch）決定標準cell寬度（見圖 1），它是由 Lg、接觸寬度 (Contact Width ：Wc) 和墊片厚度 ( Spacer Thickness：Tsp) 組成，CPP = Lg + Wc + 2Tsp。減少 Wc 會增加寄生電阻，除非進行工藝改進以改善接觸，而減少 tsp 會增加寄生電容，除非使用較慢的介電常數間隔物。

圖 1. 標準cell大小。

隨着標準cell高度的降低，每個器件的鰭片數量必須減少（鰭片減少），見圖 2。

圖 2. 鰭減少。

Fin depopulation 減少了單元尺寸，增加了邏輯密度並提供了更高的速度和更低的功率，但它確實降低了驅動電流。

從 FinFET 過渡到堆疊的水平納米片 (stacked Horizontal Nanosheets：HNS)，通過改變片寬（sheet width：見圖 3）和通過堆疊更多片來增加 Weff 的能力來提高靈活性。

圖 3. 靈活的片寬。

添加sheets與 Weff 相加，Wee = N*2(W+H)，其中 N 為sheets的數量，W 為sheets的寬度，H 為sheets的高度（厚度）。最終，sheets的數量受到底部sheets性能的限制。sheets之間的間距隨着寄生電阻和電容的減小而降低，但必須足夠大以使柵極金屬（gate metals）和電介質(dielectric)進入間隙(gap)。在 HNS 堆棧下方有一個底部寄生枱面器件( bottom parasitic mesa device)，可以通過注入或介電層進行控制。

在 FinFET 中，nFET 電子遷移率高於 pFET 空穴遷移率。在 HNS 中，遷移率更加不平衡，電子遷移率更高，空穴遷移率更低。可以通過用 SiGe 包覆溝道(cladding the channel )或使用應變鬆弛緩衝器( Strain Relaxed Buffer)來提高空穴遷移率，但這兩種技術都會增加工藝複雜性。

Imec 引入了一個稱為 Forksheet (FS) 的概念，其中在 nFET 和 pFET 之間放置了一個介電層，從而減少了 np 間距，從而形成了更緊湊的標準單元，見圖 4。

圖 4.Forksheet

除了具有 FS 的 HNS，還有CFET(Complementary FET )，後者堆疊 nFET 和 pFET，從而無需水平 np 間距。

圖 5. CFET。

CFET 選項包括單片集成（monolithic integration），其中的 nFET 和 pFET 器件都製造在同一晶圓上。此外還有順序集成（equential integration），其中的 nFET 和 pFET 製造在單獨的晶圓上，然後結合在一起，這兩種選擇都有多個挑戰仍在研究中。

除了 CFET，演講者還談到了將晶體管集成到後端 (Back End Of Line：BEOL) 互連中的 3D 集成。這些選項需要具有多晶硅溝道（polysilicon channels ）或氧化物半導體的低温晶體管，這會帶來各種性能和集成挑戰。

在前端 (Front End Of Line：FEOL) 中，正在探索 CFET 之外的選項，例如高遷移率材料、隧道 FET (Tunnel FETs：TFET)、負電容 FET (Negative Capacitance FETs：NCFET)、低温 CMOS （Cryogenic CMOS）和低維材料（dimensional materials）。

低維材料採用納米管或二維材料的形式，這些材料提供比 HNS 更短的 Lg 和更低的功率，但仍處於早期研究階段。低維材料也適用於 HNS/CFET 方法，可選擇堆疊許多層。

IMEC：HNS/FS/CFET 選項

隨着 FinFET 達到極限，鰭變得越來越高、越來越薄、越來越近。鰭片數量減少正在降低驅動電流並增加可變性，見圖 6。

圖 6. FinFET 縮放。

當今最先進的技術是每個設備有 2 個鰭片的 6 軌單元（track cell）。轉向單鰭和更窄的 np 間距將需要新的器件架構來提高性能，見圖 7。

圖 7. 6 軌單元

為了繼續 CMOS 縮放，我們需要從 FinFET sot HNS 過渡到具有 FS 和 CFET 的 HNS，見圖 8。

圖 8. 用於 CMOS 縮放的納米片架構。

從 FinFET 過渡到 HNS 提供了幾個優勢，大的 Weff，改進的短溝道效應，這意味着更短的 Lg 和更好的設計靈活性，因為能夠改變片寬，見圖 9。

圖 9. 從FinFET 到 HNS。

演講者繼續詳細介紹 HNS 處理以及一些挑戰和可能的解決方案。除了四個主要模塊外，HNS 工藝與 FinFET 工藝非常相似，見圖 10。

圖 10. HNS 工藝流程。

儘管 HNS 流程類似於 FinFET 流程，但不同的關鍵模塊很困難。釋放蝕刻和實現多個閾值電壓特別困難。關於 HNS 所需的流程模塊更改的細節，有很多很好的信息，這超出了像這樣的評論文章的範圍。沒有明確討論的一件事是，為了將 HNS 工藝擴展到 5 軌單元，需要埋入式電源軌 (Buried Power Rails：BPR)，這是另一個仍在開發中的困難工藝模塊。

正如在之前的演示中所見，FS 可以實現 HNS 的進一步擴展。圖 11 展示了介電壁如何微縮（ dielectric wall） HNS 單元的更詳細視圖。